Opinto-opas 2004-2005

8404128 VHDL-SUUNNITTELU JA SYNTEESI, VHDL DESIGN AND SYNTHESIS, 3 ov

Tietoa luennoitsijoista
Professori JOUNI TOMBERG

Luentoja ja harjoituksia
Luentoja yhteensä 28 h. Harjoituksia yhteensä 28 h.

Luentoajat ja -paikat
per I: Tiistai 13 - 15, TC133
per II: Tiistai 13 - 17, TC133

Viikottainen opetus/periodi	S1	S2	K1	K2	Kesä
Luennot (h):	2+	2	-	-	-
Harjoitukset (h):	2+	2	-	-	-

Tavoitteet
Perehtyä RTL- ja käyttäytymistason synteesin periaatteisiin ja VHDL-synteesityökalujen tehokkaaseen käyttöön.

Sisältö
Logiikkasynteesiin perustuva suunnitteluvuo. Logiikkasynteesin teoriaa. Syntesoituva VHDL-koodi. RTL- ja korkeantason synteesi. Testisynteesi. Synteesin fyysisen tason linkit. VHDL-synteesityökalut ja niiden käyttö. VITAL-standardi.

Tutkintovaatimukset
Tentti, harjoitustyöt.

Kirjallisuus
D. Naylor & S. Jones, VHDL - A Logic Synthesis Approach, Chapman & Hall, 1997 sekä muu ilmoitettava kirjallisuus.

Esitiedot

Numero	Nimi	OV	P/S
8404114	Digitaalisten ASIC-piirien suunnittelu	4	Suositus
8404115	Digitaalisuunnittelu	3	Pakollinen
8404129	Laitteiston kuvauskielet	2	Pakollinen

Huomautuksia
Sopii myös jatko-opintoihin.

Kurssin kotisivu