TTKK logoTTKK Opinto-opas

8404128 VHDL-suunnittelu ja -synteesi, 3,0 ov

VHDL Design and Synthesis, 3,0 cu


Professori JOUNI TOMBERG
Luentoja 28 h. Harjoituksia 28 h.

Viikottainen Opetus / Periodi S1S2K1K2Kesä
Luennot (h)2+2 ---
Harjoitukset (h)2+2 ---

Luentoaika ja -paikka

Maanantaisin 10-12 salissa TB207.

Tavoitteet

Perehtyä RTL- ja käyttäytymistason synteesin periaatteisiin ja VHDL-synteesityökalujen tehokkaaseen käyttöön.

Sisältö

VHDL- ja VITAL-standardit. Logiikkasynteesin teoriaa. Syntesoituva VHDL-koodi. RTL- ja korkeantason synteesi. VHDL-synteesityökalut ja niiden käyttö.

Tutkintovaatimukset

Tentti, harjoitustyöt.

Kirjallisuus

D. Naylor & S. Jones, VHDL - A Logic Synthesis Approach, Chapman & Hall, 1997 sekä muu ilmoitettava kirjallisuus.

Vaadittavat esitiedot

8404115 Digitaalisuunnittelu (vanha nro 80115) ja 8404129 Laitteistonkuvauskielet (vanha nro 80129) tai vastaavat tiedot digitaalisuunnittelusta ja VHDL-kielen perusteista.

Suositeltavat esitiedot

8404114 Digitaalisten ASIC-piirien suunnittelu (vanha nro 80114).

Huomautuksia

Korvaa opintojakson 80128. Sopii myös jatko-opintoihin.

Linkkejä

Lisätietoja