Opinto-opas 2014-2015 Perus Perus Pori KV Jatko Avoin |Tutkinnot|     |Opintokokonaisuudet|     |Opintojaksot|

Opinto-opas 2014-2015

TIE-50200 Logiikkasynteesi, 5 op Logic Synthesis

Lisätiedot

Kurssi on lukuvuonna 2014-15 virallisesti englanninkielinen (TIE-50206 Logic Synthesis). Kurssin kaikki materiaali on englanniksi, mutta harjoituksissa, tentissä ja muussa kommunikaatiossa voi vastata myös suomeksi riippuen henkilökunnan kielitaidosta. Luennoista voidaan harkinnan varaisesti ja erikseen pyydettäessä järjestää suomenkielisiä tiivistettyjä esityksiä.
Ei luennoida lukuvuonna 2014-2015

Vastuuhenkilö

Erno Salminen

Opetus

Opetusmuoto	P1	P2	P3	P4	Kesä	Toteutuskerrat	Luentoajat ja -paikat
Luennot Harjoitukset		4 h/vko  4 h/vko	+2 h/vko +4 h/vko			TIE-50200 2014-01

Suoritusvaatimukset

Hyväksytysti suoritettu tentti tai välikokeet, sekä harjoitukset.

Osaamistavoitteet

Kurssin käytyään opiskelija pystyy omatoimisesti toteuttamaan toimivan digitaalisen järjestelmän annettujen vaatimusten pohjalta, ts. osaa muuntaa määrittelyn laitteistonkuvauskieliseksi kuvaukseksi, suorittaa toiminnallisen verifioinnin ja syntesoida kuvauksen FPGA-piirille. Lisäksi hän ymmärtää VHDL-kielisen kuvauksen ja laitteistototeutuksen välisen suhteen, ts. osaa tarvittaessa piirtää VHDL-kuvausta vastaavan porttiverkkototeutuksen ja määrittää järjestelmän käyttäytytymisen tunnetulla syötteellä.

Sisältö

Sisältö	Ydinsisältö	Täydentävä tietämys	Erityistietämys
1.	Työvaiheet digitaalijärjestelmän toteuttamisessa.
2.	VHDL-kieli. Koodaustyylin vaikutus lopputulokseen. Koodausohjeet. Komponenttien uudelleenkäytettävyys ja parametrisoitu suunnittelu.
3.	Digitaalisen komponentin varmentaminen. Laitteistonkuvauskielten simulaattoreiden ja synteesityökalujen perusteet.
4.	Synkronointirajapinnat. Usean kellosignaalin järjestelmät.
5.	Digitaalijärjestelmän toteuttaminen FPGA:lla. Haasteet käytännön toteutuksissa.	Tulevaisuuden haasteita digitaalitekniikassa. Johdantoa järjestelmäsuunnittelluun.

Ohjeita opiskelijalle osaamisen tasojen saavuttamiseksi

Välikokeiden tai tentin arvosana sekä harjoitukset, joilla voi korottaa kurssin arvosanaa.

Arvosteluasteikko:

Opintojaksolla käytetään numeerista arviointiasteikkoa (1-5)

Oppimateriaali

Tyyppi	Nimi	Tekijä	ISBN	URL	Painos,saatavuus...	Tenttimateriaali	Kieli
Kirja	RTL Hardware Design Using VHDL: Coding for Efficiency, Portability, and Scalability	Pong P. Chu	978-0471720928		Wiley-IEEE Press (April 14, 2006)	Kyllä	Englanti
Kirja	VHDL: Modular Design and Synthesis of Cores and Systems	Zainalabedin Navabi	978-0071475464		McGraw-Hill Professional; 3 edition (December 31, 2006)	Ei	Englanti
Luentokalvot	TKT-1212 Digitaalijärjestelmien toteutus	Erno Salminen, Ari Kulmala				Kyllä	Englanti

Esitietovaatimukset

Opintojakso	P/S	Selite
TIE-50100 Digitaalisuunnittelu	Pakollinen

Esitietoketju (Vaatii kirjautumisen POPiin)

Vastaavuudet

Opintojakso	Vastaa opintojaksoa	Selite
TIE-50200 Logiikkasynteesi, 5 op	TIE-50206 Logic Synthesis, 5 op
TIE-50200 Logiikkasynteesi, 5 op	TKT-1212 Digitaalijärjestelmien toteutus, 8 op

Tarkempia tietoja toteutuskerroittain

Toteutus	Kuvaus	Opetusmuodot	Toteutustapa
TIE-50200 2014-01	Lukuvuonna 2014-15 tämä kurssi luennoidaan englanniksi, kts. TIE-50206 Logic synthesis.	Luennot Harjoitukset	Lähiopetus: 40 % Etäopetus: 1 % Itseopiskelu: 59 %

Viimeksi muokattu

13.02.2014