Opintojakso, lukuvuosi 2023–2024
COMP.CE.240
Logic Synthesis, 5 op
Tampereen yliopisto
- Kuvaus
- Suoritustavat
Opetusperiodit
Aktiivinen periodissa 3 (1.1.2024–3.3.2024)
Aktiivinen periodissa 4 (4.3.2024–31.5.2024)
Aktiivinen periodissa 5 (1.6.2024–31.7.2024)
Koodi
COMP.CE.240Opetuskieli
englantiLukuvuodet
2021–2022, 2022–2023, 2023–2024Opintojakson taso
AineopinnotArvosteluasteikko
Yleinen asteikko, 0-5Vastuuhenkilö
Vastuuopettaja:
Sakari LahtiVastuuorganisaatio
Informaatioteknologian ja viestinnän tiedekunta 100 %
Järjestävä organisaatio
Tietotekniikan opetus 100 %
Ydinsisältö
- Main phases in implementing a digital circuit.
- Basics of VHDL language and how it is synthesized into circuit.
- Component verification and reuse. Principles of HDL simulator.
- Systems with multiple clock signals. Synchronization interfaces.
Täydentävä tietämys
- System realization in FPGA. Introduction to system design.
Osaamistavoitteet
Esitietovaatimukset
Pakolliset esitiedot
Lisätiedot
Oppimateriaalit
Vastaavat opintojaksot
Kokonaisuudet, joihin opintojakso kuuluu
Suoritustapa 1
Passed exam and accepted exercise work
Kaikkien osuuksien suorittaminen on pakollista.
Tentti
13.05.2024 – 26.05.2024
Aktiivinen periodissa 4 (4.3.2024–31.5.2024)
29.04.2024 – 12.05.2024
Aktiivinen periodissa 4 (4.3.2024–31.5.2024)
27.05.2024 – 09.06.2024
Aktiivinen periodissa 4 (4.3.2024–31.5.2024)
Aktiivinen periodissa 5 (1.6.2024–31.7.2024)
Osallistuminen opetukseen
11.01.2024 – 31.05.2024
Aktiivinen periodissa 3 (1.1.2024–3.3.2024)
Aktiivinen periodissa 4 (4.3.2024–31.5.2024)